[COMPUTEX 2021] Zen 3+ d'AMD Microarchitecture "Zen 3" avec technologie de cache vertical 3D, gain de performance de 15 % pour les jeux.
Le Dr Lisa Su, PDG d'AMD, a détaillé dans son discours d'ouverture du Computex 2021 ce qui pourrait bien être la microarchitecture "Zen 3+" qui a fait la une des journaux ces derniers temps, bien que le nom "Zen 3+" n'ait jamais été utilisé dans le discours d'ouverture. AMD a collaboré avec TSMC pour développer une nouvelle technologie d'empilement 3D die-on-die utilisant des TSV (through-silicon vias) et un substrat de silicium structurel, afin de placer une SRAM de 64 Mo au-dessus du CCD "Zen 3", qu'elle appelle 3D Vertical Cache.
Cette matrice de cache se trouve directement au-dessus de la région où se trouve le cache L3 de 32 Mo du CCD, et la différence de hauteur entre les deux matrices est nivelée à l'aide de silicium structurel. À ce stade, nous ne savons pas comment la hiérarchie du cache est modifiée, si le cache supplémentaire de 64 Mo est contigu au cache L3 de la puce, ou s'il s'agit d'un cache L4 victime du L3$. Avec lui, la quantité totale de cache du DAC passe à 100 Mo (4 Mo de caches L2 + 32 Mo de cache L3 + 64 Mo de cache vertical 3D).
AMD a fait des déclarations surprenantes quant à l'impact sur les performances de la technologie 3D Vertical Cache. Elle affirme que les performances de jeu s'améliorent en moyenne de 15 %, ce qui équivaut en soi à un impact sur les performances d'une génération. Grâce à ces gains, AMD espère combler le déficit de performances de jeu de la microarchitecture "Zen 3" par rapport au "Rocket Lake-S" d'Intel. Les premiers processeurs mettant en œuvre la technologie de cache vertical 3D commenceront à arriver d'ici à la fin de l'année 2021, ce qui signifie qu'il pourrait très bien s'agir des processeurs de bureau de la série Ryzen 6000, laissant la série Ryzen 7000 être basée sur le 5 nm "Zen 4", sur la voie d'une sortie en 2022.
La façon dont AMD prévoit de diffuser ces matrices mises à jour dans l'écosystème client reste un mystère. Le prototype que le Dr Su a montré dans son discours d'ouverture semble clairement être un Socket AM4. Si le nouveau Socket AM5 est sur la bonne voie pour plus tard cette année, il est très probable que ces CCD "Zen 3 + 3D VC" pourraient être associés à un cIOD (client I/O die) mis à jour qui prend en charge la mémoire DDR5, et emballé pour AM5.
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